DD&T Digital Design & Technology Gesellschaft für Hard- und  Software Entwicklung mbH  Electrical Engineering & IT Design Services

Im Laufe der letzten Jahre ist der computergestützte Weg zum ASIC oder FPGA deutlich kürzer und zuverlässiger geworden. Jedoch kann, je nach Zieltechnologie bzw. Hersteller, der Design Flow recht komplex werden oder einen nicht unerheblichen Aufwand an Schnittstellenanpassungen (Tool-Interfacing) erfordern.
Vom simplen Shell-Script zur Automatisierung des Design-Flows oder der Filterung des Tool-Outputs bis hin zum kompletten EDIF- oder VHDL-Parser zur Integration besonderer Design-Kontrukte, Beseitigung von Mängeln oder gar Fehlern in der Netzlistenausgabe der Tools, hat DD&T eine dem erforderlichen Design-Flow angepasste Lösung parat.
Herausragende Beispiele für von DD&T entwickelte Werkzeuge sind z.B.

• ein Werkzeug für Scan-Insertion, das in der Lage ist gezielt Scan-Register in eine strukturelle Netzliste (flach oder hierarchisch) einzufügen und entsprechende Mechanismen zur Testmustergenerierung zur Verfügung  zu stellen.
• ein Netlisten-Analyse Werkzeug das einerseits dem Entwickler bei der Untersuchung von strukturellen Netzlisten mittels neuer Visualisierungsmethoden hilft, und andererseits durch automatische Checks die Netzliste bzw. das Synthese-Resultat auf Brauchbarkeit untersucht. Dieses Werkzeug ist auch für Synthese-Einsteiger überaus hilfreich da es die Vor- und Nachteile  von alternativen Synthesekonstrukten verstehen hilft.
• ein GDSII-Parser bzw. Viewer zur Layout-Analyse

• Herstellerunabhängige Beratung bei der Auswahl auf Ihre Bedürfnisse zugeschnittener EDA-Werkzeuge.
• Erweiterung vorhandener EDA-Tools bzw. Schnittstellen zwischen Tools verschiedener Hersteller.
• Entwicklung von EDA-Werkzeugen.
• Synthese und Technologie bezogene VHDL/Verilog-Code Reviews zur Sicherung Ihrer Qualität.
• Tiefgehende Schulungen für sämliche State-of-the-Art Werkzeuge (Mentor Graphics Tools bzw. Model Technology und Exemplar, Synopsys, Cadence, Synplicity ...)
• Grundlegende Design-Flow Schulungen:

- Design Entry (VHDL IEEE 1076/1164, Verilog, Design for Testability)
- Technologiespeziefische Synthese (z.B. für XILINX, Altera, Actel, sowie ASIC-Technologien)
- Design Verification (Pre-Synthesis Simulation, Post-Synthesis Timing-Simulation, Backannotation, Timing-Analysis)
- Foundry Interaction (Netzlisten Verification, Testmuster Generierung, Pinout ...)